ram memory 4gb Статья, чтобы понять важность DDR в проектировании печатных плат и проводке
Внешний жесткий диск SSD OEMram память 4GBDDR кабели играют ключевую роль в проектировании печатных плат PCB designram memory 4gb+8618750919058.) Соответствие длины линии является еще одним важным звеном. Давайте рассмотрим, что основным принципом маршрутизации DDR, согласования длины строки является: адрес, сигнал управления / команды и тактовая частота должны делать одинаковую длину. Сигнал данных имеет ту же длину, что и DQS. Почему вы должны ждать длины? Люди скажут, что необходимо позволить одному и тому же набору сигналов достичь принимающего конца в одно и то же время, чтобы принимающий чип мог обрабатывать эти сигналы одновременно. Итак, когда тактовый сигнал и адрес достигают принимающего конца одновременно, каково соответствие формы сигнала? Давайте посмотрим на конкретную форму сигнала с помощью моделирования.
установить следующие каналы для имитации адресного сигнала и тактового сигнала DDR3 соответственно.
для удобства расчета, мы предполагаем, что тактовая частота DDR составляет 500 МГц, так что скорость соответствующего адресного сигнала должна составлять 500 Мбит/ с, здесь мы должны понимать, что хотя DDR является двойной скоростью, но для адреса / управляющего сигнала это все еще одна скорость. Давайте посмотрим на форму сигнала, в случае адреса и часов имеют точно такую же длину, принятая форма сигнала стороны адреса и данных такая, как показано на рисунке 2 ниже, красный представляет адресный сигнал, а зеленый представляет тактовый сигнал.
над формой сигнала мы, кажется, не можем видеть, на что похожа временная связь между часами и адресом, мы поместили это в диаграмму глаз, соотношение времени очень ясное. Вот приблизительный расчет времени успокоения и времени удержания. Как показано на следующем рисунке
как показано на рисунке 3 выше. Это форма сигнала, когда часы имеют точно такую же длину, как и адресный сигнал. Если адрес не такой длины, как часы, что такое сигнал? В моделировании мы позволяем адресной строке быть на 200ps медленнее, чем тактовая линия, и результирующая диаграмма глаз выглядит следующим образом:
как видно из приведенного выше рисунка, в случае адресного сигнала длиннее тактового сигнала время удержания составляет 684ps, а установление более 1,1ns. Видно, что по сравнению с адресной строкой и тактовой линией равной длины, адресная линия длиннее тактовой линии, что сделает время установления адресного сигнала короче. Аналогичным образом, если тактовая линия длиннее адресной, время успокоения становится длиннее, а время удержания становится короче. Так как насчет двухскоростного сигнала данных? Давайте посмотрим на это через конкретные примеры моделирования.
канал моделирования, как показано на рисунке выше, драйвер и приемник являются моделью IBIS чиповой компании, форма сигнала моделирования выглядит следующим образом:
Мы будем генерировать глазные диаграммы сигналов DQS и DQ одновременно, наблюдать под окном, результаты следующие:
Как показано на рисунке выше, вы, возможно, обнаружили, что если край сигнала данных и край тактового сигнала выровнены в соответствии с исходным соответствием, если да, то как тактовый сигнал завершает выборку сигнала данных? Это не так. Приведенное выше моделирование просто объединяет две формы сигналов, потому что длины каналов передачи DQ и DQS одинаковы, поэтому их края выровнены. При фактической работе основной чип управления будет иметь механизм регулирования. Обычно сигнал данных выпускается на четверть цикла раньше DQS, и фактически соответствие формы сигнала, полученное на конце частицы, должно быть следующим:
После регулировки основного чипа управления край DQS выравнивается с центром бита сигнала DQ, что обеспечивает достаточное время успокоения данных и время удержания на принимающем конце. Как и в случае с приведенным выше анализом тактовых и адресных сигналов, если длина между DQ и DQS не выполнена хорошо, тактовый край DQS не останется в середине DQ, так что запас для установления времени или времени удержания будет меньше. Давайте просто взглянем на рисунок
на приведенном выше рисунке T_vb и T_va представляют параметры синхронизации между тактовыми частотами и данными, когда главный чип выводит данные. В идеале, край тактового сигнала и центр уровня данных выровнены, потому что тактовые и передаваемые каналы не равны по длине, так что ребро тактовых импульсов не находится в середине импульса данных, так что запас времени успокоения становится меньше. После понимания этих основных проблем все, что нам нужно сделать, это перевести эти временные параметры в длины строк.
Давайте посмотрим на расчет тайминга на конкретных примерах, на следующем рисунке приведено руководство по мастер-чипу DDR Freescale MPC8572, эта картинка определяет фазовую зависимость между DQS и DQ при выходе из чипа.
концом частицы является Micron DDR, диаграмма синхронизации и параметры синхронизации чипа показаны на следующем рисунке, и это изображение определяет время успокоения и время удержания, необходимое чипу на стороне частиц для идентификации сигнала.
мы используем T_pcbskew для представления смещения задержки между DQ и DQS, если вы хотите получить достаточный временной запас, смещение задержки должно соответствовать следующей связи:
T_pcbskew “T_vb-T_setup
T_ pcbskew》 T_hold-T_va
данных:
T_vb-T_setup=375-215=160ps
T_hold-T_va=-160ps
Таким образом, если скорость линии передачи рассчитывается как 6mil/ps, T_pcbskew составляет +/- 960mil. Вы обнаружите, что поле очень большое, конечно, это только самая идеальная ситуация, не учитывается дрожание часов и джиттер сигнала данных, а также влияние перекрестных помех, межкодовых помех, если учесть эти факторы, то запас, оставшийся для нашей проводки отклонений относительно невелик.
вкратце, целью контроля времени является обеспечение того, чтобы данные имели достаточную настройку и время хранения на принимающей стороне, что ясно, потому что https://wantssd.com печатной плате Ключом к успешному проектированию является обеспечение достаточного временного запаса системы. Внешний жесткий дискSSD OEMram память 4 ГБ