hard diskСогласование длины линии DDR и время (Часть 2)
1tb ssd SSD В предыдущей статье ожестком диске OEM мы использовали примеры моделирования, чтобы показать вам время успокоения и время удержания адресов относительно часов в DDR. Итак, какова связь между сигналами данных и DQS? Мы знаем, что твердый диск+8618750919058“, DDR по сравнению с обычной SDRAMтвердый диск+8618750919058,” Скорость чтения в два раза выше, чем у обычной SDRAM, как это понять? Первоначально SDRAM запускался восходящим или нисходящим краем при записи или чтении данных, поэтому обратите внимание, что это только восходящий или нисходящий край, а не восходящие и опускающиеся края, которые действительны одновременно. Если тактовая частота составляет 800 МГц, соответствующая скорость передачи данных составляет 800 Мбит / с. Но сигнал данных DDR в два раза быстрее, если частота DQS составляет 800 МГц, то скорость сигнала данных должна составлять 1600 Мбит/с.
Давайте посмотрим на это через конкретные примеры моделирования.
Рисунок 1 Схема моделирования DQ и DQS
канала моделирования, как показано на рисунке выше, драйвер и приемник являются моделью IBIS компании по производству чипов, а форма сигнала моделирования выглядит следующим образом:
Рисунок 2 Формы сигналов моделирования DQ и DQS
Мы генерируем глазные диаграммы сигналов DQS и DQ одновременно и наблюдаем их в одном окне, результаты следующие:
Рисунок 3 Диаграммы глаз DQ и DQS
Здесь автор первоначально хотел смоделировать временное соответствие между DQS и DQ, когда DDR записывал операции. В предыдущей статье мы знаем, что при операциях записи в качестве триггерной точки используется средняя точка высокого и низкого уровней, а соответствие формы сигнала на диаграмме глаза выше, очевидно, не может завершить запись данных, потому что край DQS и край флипа сигнала данных в основном выровнены.
просто соединить две формы сигналов во время моделирования, потому что длины каналов передачи DQ и DQS одинаковы, поэтому их края выровнены. При фактической работе основной чип управления будет иметь механизм регулирования. На самом деле, соответствие формы сигнала, полученное на конце частицы, должно быть следующим:
Рисунок 4 Диаграмма панорамного глаза
отрегулированной главным чипом, край DQS выровнен с центром бита сигнала DQ. Это гарантирует, что данные имеют достаточное время успокоения и времени удержания на принимающем конце, даже если длина линии между DQS и DQ не так строго совпадает, будет некоторый временной запас.
так много сказал, что на самом деле фундаментальная проблема, которую мы должны решить, – это проблема соответствия длины диапазона. После понимания этих основных проблем все, что нам нужно сделать, это преобразовать эти параметры времени в задержки. Как рассчитывается диапазон соответствия длины строки? Давайте посмотрим, как рассчитывается временной запас на конкретных примерах. Давайте просто взглянем на рисунок
Figure 5 Влияние отклонения задержки на time
на приведенном выше рисунке, T_vb и T_va представляют параметры синхронизации между тактовой частотой и данными главного чипа при выводе данных. В идеале, край тактового сигнала и центр уровня данных выровнены, потому что тактовые и передаваемые каналы не равны по длине, так что ребро тактовых импульсов не находится в середине импульса данных, так что запас времени успокоения становится меньше.
давайте посмотрим на расчет времени на конкретных примерах, на следующем рисунке приведено руководство по мастер-чипу DDR Freescale MPC8572, это изображение определяет фазовую зависимость между DQS и DQ при выходе из чипа.
Рисунок 6 MPC8572 Диаграмма синхронизации
Рисунок 7 MPC8572 Параметры синхронизации
Конец частицы micron DDR, диаграмма синхронизации чипа и параметры синхронизации показаны на следующем рисунке, это изображение определяет время настройки и время удержания, необходимые чипу на стороне частиц для идентификации сигнала.
<p data-pid=”HJ85X9L1″ > Рисунок 8 График синхронизации частиц DDR и параметры синхронизации
<p data-pid=”_AtfoQZW” > мы используем T_pcbskew для выражения отклонения задержки между DQ и DQS, если вы хотите получить достаточный запас времени, отклонение задержки должно соответствовать следующей зависимости:
<p data-pid=”SM2Qv7AE” >T_pcbskew< T_vb-T_setup
T_hold-T_va=-160ps
, если скорость линии передачи рассчитывается на уровне 6mil/ps, то T_pcbskew составляет +/-960mil. Вы обнаружите, что поле очень большое, конечно, это только самая идеальная ситуация, не учитывается дрожание часов и джиттер сигнала данных, а также влияние перекрестных помех, межкодовых помех, если учесть эти факторы, то запас, оставшийся для нашей проводки отклонений относительно невелик. 1tb ssdSSD OEMhard диск